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Como funciona la memoria DDR-II
Enviado el 04/03/04 a las 02:00 por noticias

Agalisa

El nuevo interfaz estándar para memoria está a punto de llegar, por lo que ya es hora de saber en qué consiste. Os ofrecemos la traducción de un artículo de Hexus.net, basado en otro publicado en LostCircuits.

Empezando por el principio: memoria DDR

La memoria DDR toma una señal de reloj (suele ser la señal proveniente del reloj del bus principal, modificada mediante multiplicadores/divisores para ajustarla a la frecuencia concreta de la DDR) y envía dos bits de datos al bus principal por cada ciclo de reloj. Los envíos se realizan uno en el flanco de subida y otro en el de bajada de dicha señal de reloj; de ahí viene el término tasa doble de datos (Double Data Rate): los datos se leen y escriben en el bus al doble de velocidad que en la memoria SDR.

El mecanismo que permite hacer ésto a un grupo de memorias DRAM de un DIMM DDR (sacar dos bits de datos por ciclo de reloj) no es difícil de entender, aunque la explicación se puede saltar sin problemas si no se desea conocer los detalles. He aquí un pequeño resumen:

La CPU pide el dato de una posición de memoria determinada, y envía dicha dirección a través del bus que la une con el controlador de memoria. Este recibe la petición y selecciona el banco de memoria adecuado dentro del chip DRAM que lo contiene, en el DIMM correspondiente. La memoria DRAM está organizada como una matriz de celdas de memoria, en forma de filas y columnas. Los accesos a la memoria DRAM se hacen columna a columna, de forma que se accede a una determinada columna y luego se indica a la DRAM la fila de dicha columna en la que está el dato deseado, de forma que ésta lo pone en sus pines de salida. Es entonces cuando el controlador de memoria accede a él y se lo puede enviar a la CPU. Lo mismo ocurre durante una escritura en memoria, con la diferencia de que ahora es el controlador de memoria quien pone el dato en los pines de entrada de la memoria.

Obviamente, todo esto se realiza de forma sincronizada con el reloj, y también los accesos a la DRAM son gobernados en base a dicho reloj. Es aquí en donde entran las temporizaciones de una memoria como, por ejemplo, tRAS, que es el mínimo número de ciclos que se ha de mantener abierto un banco de memoria para poder realizar una lectura o escritura correcta, sin riesgo de pérdida de datos. Existen una serie de búferes en cada chip que se encargan de almacenar los datos en su tránsito desde los pines hacia las celdas de memoria, o viceversa. Es en estos búferes en donde reside la clave para entender la diferencia entre DDR y DDR-II.

DDR-II

La clave del ancho de banda de la memoria DDR-II es que los búferes de E/S trabajan al doble de la frecuencia del núcleo. Si a esto le añadimos el protocolo DDR, obtenemos como resultado cuatro transferencias por cada ciclo de reloj. Con DDR y un reloj de 100MHz, los buferes de datos de un chip DDR trabajan a 100MHz, pero al ser DDR, equivalen a 200MHz (dos bits por ciclo). Con DDR-II, los búferes de datos trabajan a 200MHz (y el núcleo a 100MHz), por lo que al transferir dos bits por ciclo (referido a la frecuencia de los búferes, claro) tenemos una frecuencia efectiva de 400MHz.

Voltaje y latencia

La tensión para las señales de una memoria DDR, según especifica el JEDEC, es de 2'5V. Sin embargo, lo normal hoy en día es trabajar cerca de los 2'8V, especialmente cuando se trata de memoria de alto rendimiento, como por ejemplo DDR400 de muy baja latencia, o DDR500 y mayor latencia.

La tensión para las señales en DDR.II es de 1'8V. Debido a unos principios similares a los que rigen para las CPUs, una menor tensión en las señales permite mayores frecuencias de reloj. Menor voltaje implica menor tiempo para cambiar entre no-tensión, tensión de señalización, y vuelta a no-tensión. Menor voltaje también implica menor calor disipado y menor consumo de energía. Dado que 4GB de memoria DDR400 pueden disipar hasta 40W durante una lectura, el ahorro de energía beneficia a todo el mundo.

Por otro lado, las latencias, más concretamente la latencia de acceso (tiempo necesario para informar al chip DRAM de qué posición de memoria queremos leer o escribir), parece ser que será en torno a CAS-4 o CAS-5, sobre todo en componentes de alta velocidad. tRAS, por su parte, parece ser que rondará los 8 ciclos como mínimo (al menos eso se extrae de las especificaciones de DRAM de Samsung). Hoy en día, temporizaciones como esta ya son comunes con memoria DDR500, pero también es cierto que un valor bajo de tRAS es fundamental para poder exprimir al máximo el rendimiento en ancho de banda de los actuales controladores de memoria. Ciertos patrones de acceso, sobre todo aquellos de carácter muy aleatorio, serán los que hagan daño a DDR-II al compararla con la actual DDR.

Consideraciones finales

Los rumores de que la memoria DDR-II sería compatible con la DDR a nivel eléctrico y de encapsulado son falsos. DDR-II necesita de más pines en los módulos (a pesar de compartir el mismo ancho de bus de 64 bits que la DDR), además de cambiar las tensiones para las señales a 1'8V (aunque algunos módulos DDR también trabajan a 1'8V, dependiendo del fabricante), lo que hace al nuevo estándar notablemente incompatible con el viejo.

DDR-II será más barato de fabricar, consumirá menos energía y producirá menos calor, pero también sufrirá problemas de latencia, además de los habituales debidos a la transición a un nuevo formato de memoria, agravados por el hecho de que el conector será distinto.

Sin embargo ante el constante empeño de Intel de aumentar las frecuencias de reloj, y el de AMD de mejorar más y más sus controladores de memoria, la necesidad de más ancho de banda está clara. Alguien ha de alimentar los Prescott a 5GHz, y parece claro que no será RAMBUS. Tendremos que esperar y ver antes de hacer un juicio final sobre el rendimiento. ¿Conspirarán los diseños de controladores de memoria para DDR-II y los módulos en sí para hacer que la latencia sea un problema tan grave como para no poder ofrecer el ancho de banda necesario en el futuro? ¿O dicha latencia será lo suficientemente baja como para que funcione de forma aceptable, al menos a nivel de equipos de sobremesa?

A nivel comercial, Intel quiere que el cambio sea lo antes posible, mientras que AMD no parece querer ofrecer soporte de DDR-II en sus procesadores durante 2004. ¿A quien dañará más la fragmentación del mercado? Buena pregunta, pero lo que sí es cierto es que la incapacidad de poder elegir entre DDR o DDR-II para una misma plataforma no ayudará en nada al usuario final.

Fuente: Hexus.net (en inglés).


 
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